M15T4G16256A-DEBG2C 메모리 IC 칩 고속 933MHz DDR3 SDRAM 메모리

M15T4G16256A-DEBG2C 고속 933MHz DDR3 SDRAM 메모리 IC 칩

M15T4G16256A-DEBG2C 제품 설명
M15T4G16256A-DEBG2C는 고속 작동을 위해 DDR(Double Data Rate) 아키텍처를 활용하는 4Gb DDR3(Double Data Rate 3) DRAM입니다. 내부적으로 8개 뱅크 DRAM으로 구성됩니다.

이 4Gb 칩은 32Mbit x 16 I/O x 8 메모리 장치로 구성됩니다. 이러한 동기식 장치는 일반 애플리케이션에서 최대 1866Mb/sec/pin의 고속, 듀얼 데이터 전송률을 달성합니다.

이 칩은 DDR3(L) DRAM의 모든 주요 특성을 준수하도록 설계되었습니다. 모든 제어 및 주소 입력은 외부에서 공급되는 차동 클럭 쌍과 동기화됩니다. 입력은 상승 에지에서 래치되고 차동 클럭(CK)의 하강 에지에서 인식됩니다. 모든 I/O는 소스 동기화 방식으로 차동 DQS와 동기화됩니다.

이 장치는 1.35V ± 0.067V 또는 1.5V ± 0.075V의 단일 전원 공급 장치에서 작동하며 BGA 패키지로 제공됩니다.

M15T4G16256A-DEBG2C의 특징
인터페이스 및 전원 공급 장치
SSTL_135: VDDVDDQ = 1.35V(-0.067V/+0.1V)
SSTL_15: VDDVDDQ = 1.5V(0.075V)
JEDEC DDR3(L) 호환
8n 프리페치 아키텍처
차동 클럭(CK/ CK) 및 데이터 스트로브
(DQS/DQS)
DQs, DQS 및 DM의 듀얼 데이터 전송률
데이터 무결성
자동 새로고침 및 자체 새로고침 모드
절전 모드
부분 배열 자체 새로고침(PASR)
파워 다운 모드
신호 무결성
시스템 호환성을 위한 구성 가능한 DS
구성 가능한 온다이 종단
외부 ZQ 패드를 통한 DS/ODT 임피던스 정확도를 위한 ZQ 보정
(240옴 ±1%)
신호 동기화
MR 설정을 통한 쓰기 레벨링
MPR을 통한 읽기 레벨링
프로그래밍 가능한 기능
CAS 지연 시간(5/6/7/8/9/10/11/12/13/14/15/16)
CAS 쓰기 지연 시간(5/6/7/8/9/10/11/12)
부가 지연 시간(0/CL-1/CL-2)
쓰기 복구 시간(5/6/7/8/10/12/14/16)
버스트 유형(순차/인터리브)
버스트 길이(BL8/BC4/BC4 또는 8 온더플라이)
자체 새로고침 온도 범위(일반/확장)
출력 드라이버 임피던스(34/40)
RTT_Nom의 온다이 종단(20/30/40/60/120)
RTT_WR의 온다이 종단(60/120)
프리차지 파워 다운(느림/빠름)

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